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日志

OVM Cookbook学习记录(14)
2010-8-11 08:19
产品最近遇到一些量产问题,没有空来学习新知识,暂时将example09-01这个例子多看一眼。 首先分析激励如何产生, 通过两个并行的sequence来完成: hfpb_seq_rand_rw用来随机产生写道hfpb_mem的transaction.随机产生write_operand/read_oprand的sequence. 不过还有点疑问,这些sequence似乎面 ...
个人分类: SystemVerilog|991 次阅读|1 个评论
SOC步入40nm之后对设计有何影响
2010-7-17 08:55
分享一篇文章: http://www.cadence.com/Community/blogs/ii/archive/2010/07/12/user-perspective-what-changes-when-socs-move-to-40-nm.aspx 描述了40nm之后对设计提出的新的要求,不得不说是一个很大的挑战。 (1)硬核购买(Hard IP procurement) 在40nm之后,制程会出现很多很多的corner, 不像之前的bes ...
个人分类: IC Design|2566 次阅读|1 个评论
OVM Cookbook学习记录(13)
2010-7-14 07:55
直接开始讨论example08-08. 这个例子和07-03非常相似,07-03使用transport_port来传输stimulus, 而08-08使用sequence机制来产生stimulus. 08-08的架构图如下: 只有fpu_seq_rand/fpu_sequencer/fpu_driver和07-03不同,其他都一样。最终程序运行的结束判断条件也是由fpu_co ...
个人分类: SystemVerilog|696 次阅读|0 个评论
OVM Cookbook学习记录(12)
2010-7-8 11:41
世界杯精彩,占用了我一定时间。不过计划总要按部就班贯彻执行。Cookbook还是要继续学习! 这段时间,将Cookbook全部看完了,不过,源代码分析没有完成,还需要花一点时间。特别是第9章,书中讲述内容很少,但是源代码的复杂度确实最高。需要考验我的耐心和认真程度。 先谈谈08-06 ...
个人分类: SystemVerilog|1542 次阅读|1 个评论
OVM Cookbook学习记录(11)
2010-6-23 20:10
天气 : 阴雨 心情 : 平静 对于例子08-04, 主题是response handler, 在sequence中申明一个function:response_handler(rsp),专门来处理driver通过sequencer返回的response. 使用response handler的主要原因是有时候request和response并不是一一对应的关系,比如可能处理了多个reque ...
个人分类: SystemVerilog|1002 次阅读|1 个评论
OVM Cookbook学习记录(10)
2010-6-21 19:39
学习sequence需要有耐心,也需要有技巧,到目前为止其背后的原理性的东西我并没有掌握,先学会用它,等到之后实践中,再慢慢弄清楚其背后的实现机制,感谢开源,至少可以trace源代码来挖掘其实现机制。目前我需要吃快餐,快点掌握它。 sequence真的有点像VMM ...
个人分类: SystemVerilog|1815 次阅读|0 个评论
OVM Cookbook学习记录(9)
2010-6-12 08:44
7.3-7.4两节讲述了example07-02. 引入了VHDL + System Verilog混合仿真。在前面07-01的基础上,掌握这部分感觉很轻松,并且Figure7-3和Figure7-4描述的非常清楚,在代码中很明确表现出来。 几个想法: 1. 查看fpu_master和fpu_tra ...
个人分类: SystemVerilog|1319 次阅读|0 个评论
OVM Cookbook学习记录(8)
2010-6-9 12:45
中断了一段时间,终于又开始了,7月学习完OVM Cookbook的计划还是要继续,不能因为工作忙而放弃,找借口。 研究第7章,7.1/7.2节主要介绍的是example07-01.框架如下: 图1是OVM Cookbook的实现方法,看完sour ...
个人分类: SystemVerilog|1494 次阅读|1 个评论
OVM Cookbook学习记录(7)
2010-5-21 08:37
目前为止,在IUS下搞定了前6章所有的例子,需要修改很多代码。看来sysverilog的语言规范虽然2005年有一个比较完整的明确定义,但是在编译器上的发展道路上,还不是那么平坦。以当前OVM CookBook来看,这些例子都可以在questasim下编译通过,在Cadence IUS下却需要修改,VCS下我也略做了尝试,至少VCS也不支持shortreal,从 ...
个人分类: SystemVerilog|1602 次阅读|0 个评论
OVM Cookbook学习记录(6)
2010-5-18 08:19
到了第6章,书上讲的内容渐渐变少,更多的是需要直接看代码来学习了。可是,遇到的问题是,在IUS下进行编译,第6章的例子没有办法编译通过,这让我更加觉得IUS编译器比Questasim差很多了。如何才能让Cadence工具也能编译通过呢? 有几点需要罗列: 1. IUS不支持shortreal类型,需要将example中所有的程序里面的shortreal ...
个人分类: SystemVerilog|1378 次阅读|1 个评论
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