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njithjw 2019-11-12 10:40
module debouncer ( input key_in, input clk_100m, output reg key_out, output reg syn_1ms &n ...
个人分类: FPGA_Verilog|181 次阅读|0 个评论
广东快乐十分gvim 替换选定区域中的字符
njithjw 2019-8-10 14:10
:',' s/\%V data / dat /g
个人分类: FPGA_Verilog|220 次阅读|0 个评论
gvim 列模式插入递增数字
njithjw 2019-8-10 14:07
:let n=0 | g/data_\zs\d\+/s//\=n/|let n+=1 :17,32s/=/\=printf("= %d ",line(".")-17)
个人分类: FPGA_Verilog|374 次阅读|0 个评论
广东快乐十分verilog write bmp file
njithjw 2018-12-26 16:40
`timescale 1ns/1ns module bmp_dumper # ( parameter BMP_FILENAME = "", parameter BMP_WIDTH = 32'd1024, parameter BMP_HIGHT = 32'd768 ) ( input &n ...
个人分类: FPGA_Verilog|1023 次阅读|0 个评论
xilinx_ioserdes
njithjw 2018-8-9 23:30
`timescale 1ps/1ps module tb; //----------------------------------------------------------------------------// //parameter CLK_CY_25M = 40*1000; parameter CLK_CY_50M = 20*1000; //parameter CLK_CY_66M = 15*1000; parameter CLK_CY_100M = 10*1000; //parameter CLK_CY_125M = 8*1000; //par ...
个人分类: FPGA_Verilog|1309 次阅读|0 个评论
IOB delay
njithjw 2018-8-2 09:45
为什么xilinx的IOB delay一定要在代码中显示的调用,而不能像Altera那样根据时序约束和布线的情况自动加入呢?!
个人分类: FPGA_Verilog|791 次阅读|0 个评论
mmcm reconfigu
njithjw 2018-7-12 10:40
如果要 调整 相位和占空比,例化IP的时候,必须选上“Phase Duty Cycl Config”,如下图示; 其它的配置信息请参考PG065; ps:重配置模块约占用15K的lut
个人分类: FPGA_Verilog|739 次阅读|0 个评论
cpu_if to axi_if for mmcm recfg
njithjw 2018-7-12 10:36
module clk_rcfg_ctrl ( input rst_n, input clk, input &nb ...
个人分类: FPGA_Verilog|897 次阅读|0 个评论

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