ET创芯网论坛(EETOP)

找回密码

  登录   注册广东快乐十分  

分享 gvim 替换选定区域中的字符
njithjw 2019-8-10 14:10
:',' s/\%V data / dat /g
个人分类: FPGA_Verilog|82 次阅读|0 个评论
分享 gvim 列模式插入递增数字
njithjw 2019-8-10 14:07
:let n=0 | g/data_\zs\d\+/s//\=n/|let n+=1 :17,32s/=/\=printf("= %d ",line(".")-17)
个人分类: FPGA_Verilog|78 次阅读|0 个评论
分享 verilog write bmp file
njithjw 2018-12-26 16:40
`timescale 1ns/1ns module bmp_dumper # ( parameter BMP_FILENAME = "", parameter BMP_WIDTH = 32'd1024, parameter BMP_HIGHT = 32'd768 ) ( input &n ...
个人分类: FPGA_Verilog|752 次阅读|0 个评论
分享 xilinx_ioserdes
njithjw 2018-8-9 23:30
`timescale 1ps/1ps module tb; //----------------------------------------------------------------------------// //parameter CLK_CY_25M = 40*1000; parameter CLK_CY_50M = 20*1000; //parameter CLK_CY_66M = 15*1000; parameter CLK_CY_100M = 10*1000; //parameter CLK_CY_125M = 8*1000; //par ...
个人分类: FPGA_Verilog|1008 次阅读|0 个评论
分享 IOB delay
njithjw 2018-8-2 09:45
为什么xilinx的IOB delay一定要在代码中显示的调用,而不能像Altera那样根据时序约束和布线的情况自动加入呢?!
个人分类: FPGA_Verilog|639 次阅读|0 个评论
分享 mmcm reconfigu
njithjw 2018-7-12 10:40
如果要 调整 相位和占空比,例化IP的时候,必须选上“Phase Duty Cycl Config”,如下图示; 其它的配置信息请参考PG065; ps:重配置模块约占用15K的lut
个人分类: FPGA_Verilog|646 次阅读|0 个评论
分享 cpu_if to axi_if for mmcm recfg
njithjw 2018-7-12 10:36
module clk_rcfg_ctrl ( input rst_n, input clk, input &nb ...
个人分类: FPGA_Verilog|730 次阅读|0 个评论
分享 mmcm dynamic reconfiguration sim
njithjw 2018-7-9 17:16
`timescale 1ns/1ps module tb_clk_drp; parameter CLK_CY_100M = 10; bit clk_100m; always #(CLK_CY_100M/2) clk_100m = ~clk_100m; //----------------------------------------------------------------------------// //------------------------------------------------------------------------ ...
个人分类: FPGA_Verilog|519 次阅读|0 个评论

本页有 2 篇日志因作者的隐私设置或未通过审核而隐藏

关闭

站长推荐上一条 /1 下一条

关于我们|联系我们|ET创芯网 ( )

GMT+8, 2019-9-20 17:51 , Processed in 0.036331 second(s), 4 queries , Gzip On, Redis On.

Powered by X3.4

© 2001-2017

返回顶部
江苏快3 北京赛车PK10计划 吉林快3 河南快3 湖北快3 甘肃快3 极速快3 吉林快3 内蒙古11选5 江苏快3